華大電子MCU CIU32F011x3、CIU32F031x5 器件是基于 ARM Cortex M0 處理器的 32 位通用微控制器存儲器芯片。采用了哈佛結構，具有低中斷延遲時間和低成本調試特性，而且高集成度和增強的特性使這顆處理器適合于那些需要高性能和低功耗微控制器的市場領域。預先定義的存儲器映射和高達 4GB 的存儲空間，充分保證了系統的靈活性和可擴展性。

4.1. 系統架構

華大電子MCU CIU32F011x3、CIU32F031x5 器件采用 32 位多層總線結構，該結構可使系統中的多個主機和從機之間的并行通信成為可能。多層總線結構包括一個 AHB 互聯矩陣、兩個 AHB 總線和兩個 APB 總線。AHB互聯矩陣的互聯關系接下來將進行說明。

CIU32F011x3、CIU32F031x5 主系統由以下兩部分構成

• 2 個驅動單元

– CPU 內核系統總線(S-bus)

– DMA 總線

• 2 個存儲單元

– 內部閃存存儲器

– 內部 SRAM

華大電子產品CIU32F011x3、CIU32F031x5系統及存儲器架構.jpg

系統總線

此總線連接 CPU 內核的系統總線(外設總線)到總線矩陣，總線矩陣協調著內核和各個高速部件間的訪問。

DMA 控制器

此總線將 CPU 與各外設模塊訪問相聯競爭，協調訪問優先級，仲裁等。

總線矩陣(Bus Matrix)

• 總線矩陣管理著內核系統總線與各外設模塊的訪問仲裁，總線矩陣由主模塊總線及從模塊總線組成。

• AHB 外設通過總線矩陣與系統總線相連。

• AHB 到 APB 橋(AHB2APB bridges-APB)。

• AHB 到 APB 橋在 AHB 與 APB 總線間提供同步連接。

注：當對 APB 寄存器進行 8 位或者 16 位訪問時，該訪問會被自動轉換成 32 位的訪問；橋會自動將 16 位或者 8 位的數據擴展以配合 32 位的寬度。

4.2. 存儲器映射

此 32 位處理器采用同一套總線來讀取指令和加載/存儲數據。指令代碼和數據都位于相同的存儲器地址空間，但在不同的地址范圍。程序存儲器，數據存儲器，寄存器和 IO 端口都在同一個線性的 4GB 的地址空間之內。這是 32 位處理器的地址范圍，因為它的地址總線寬度是 32 位。此外，為了降低不同客戶在相同應用時的軟件復雜度，存儲映射是按 32 位處理器提供的規則預先定義的。在存儲器映射表中，一部分地址空間由 32 位處理器的系統外設所占用，且不可更改。此外，其余部分地址空間可由芯片供應

商定義使用。CIU32F011x3、CIU32F031x5 器件的存儲器映射表顯示了 CIU32F011x3、CIU32F031x5器件的存儲器映射，包括代碼、SRAM、外設和其他預先定義的區域。簡化了每個外設的地址譯碼。

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